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Enhanced Synchronous Serial Interface (ESSI)
TX 1 or Flag0 Out
Flag0 In
CRB(TE1) CRB(OF0) SSISR(IF0)
(Sync Mode)
(Sync Mode)
CRA(WL2–0)
/8, /12, /16, /24,
RX
Word
CRB(SYN) = 1
Sync:
TX 1, or
Flag0
Async:
RX clk
SCn0
CRB(SCD0)
SYN = 0 SCD0 = 1 RCLOCK
SCD0 = 0
SYN = 0
SYN = 1
TCLOCK
0 1 2 3 4,5
RX Shift Register
CRA(WL2–0)
/8, /12, /16, /24,
Clock
TX
Word
Sync:
SCKn
TX/RX clk
Internal Bit Clock
0 1 2 3 4,5
TX Shift Register
Clock
Async:
TX clk
CRB(SCKD)
? F CORE is the DSP56300 core internal
CRA(PSR)
CRA(PM7:0)
clock frequency.
F CORE
/2
/1 or /8
1 0
(Opposite
from SSI)
/1 to /256
0 255
? ESSI internal clock range:
min = F OSC /4096
max = F OSC /4
? ‘n’ in signal name is ESSI # (0 or 1)
Figure 7-3. ESSI Clock Generator Functional Block Diagram
CRB(FSL1)
RX Word
CRB(FSR)
Clock
CRA(DC4:0)
/1 to /32
0 31
Sync-
Type
Internal Rx Frame Sync
CRB(SCD1)
Receive
Control
Logic
CRB(SYN) = 0
Receive
Frame Sync
CRB(SCD1) = 1
SCD1 =
SYN = 0
SYN = 1
SCn1
Sync:
TX 2 Flag1,
TX 2,
Flag1 Out, or drive enb.
These signals are
identical in sync mode.
CRB(FSL[1–0])
CRB(FSR)
TX Word
SYN =
or drive enb.
Async:
RX F.S.
Flag1 In
SSISR(IF1) CRB(TE2) CRB(OF1) CRA(SSC1)
(Sync Mode)
(Sync Mode)
CRB(SCD2)
Clock
CRA(DC4–0)
/1 to /32
0 31
Transmit
Control
Logic
Sync
Type
Transmit
Frame Sync
Internal TX Frame Sync
SCn2
Sync:
TX/RX F.S.
Async:
TX F.S.
Figure 7-4. ESSI Frame Sync Generator Functional Block Diagram
DSP56311 User’s Manual, Rev. 2
7-16
Freescale Semiconductor
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